在FPGA设计中,时序就是全部

广告当你的FPGA设计不能够满足时序请求时，缘由或许其实不显著。处理方案不只仅依附于应用FPGA的完成工具来优化设计从而满足时序请求，也需求设计者具有明确目的和诊断/隔离时序问题的能力。设计者目前有一些小技能和帮助来设置时钟；应用像Synopsys Synplify Premier一样的工具准确地设置时序束缚；然后调整参数使之满足赛灵思FPGA设计性能的目的。

会有来自不一样角度的挑战，包含：

• 更好的设计筹划，例如完整的和准确的时序束缚和时钟标准

• 节省时间的设计技术，例如为更好的性能结果，整合设计的各个部分而编写严谨的RTL代码，提出最高性能挑战，当你以后调整设计时削减迭代运转时间

• 综合和摆放和路由时序的有关性，带来更好的时序质量的结果（QoR）和时序收敛

让我更进一步地视察这三类中的技术，检验如何应用它们来达到时序目的。

第一步：更好的设计筹划

最重要的就是确定准确且完整的设计束缚。这些束缚用于设计意图和性能的目的和综合工具之间的通信。设计一旦综合结束，这些束缚和关键道路信息将被自动解释到Vivado设计套件的摆放和路由（P&R）工具中，进一步确保满足时序。

第二步：RTL代码作风和关键道路调整

为了取得更好的时序，我们建议应用特定的代码作风来描写有限状态机、RAM、数学/DSP功能、时钟树和移位存放器。结果会提升时序QoR，缘由是综合工具能够揣摸一个完成应用了FPGA原语的构件。

另外，这些代码作风让你免于创立不用要的逻辑，例如可推想的锁存器、RAM的读/写检讨逻辑和打包进入DSP原语的逻辑。当需求更多这方面主题时，应用综合工具中的核生成器就成为值得考虑的关键点了。

第三步：取得最后的时序收敛

在综合、摆放和路由以后能够报告整体的时序信息。例如，Synplify软件许可你应用TCL命令(report_timing)报告设计的详细部分。为了进一步提升时序QoR，我们建议你关联综合以后和P&R以后的时序结果，详细是在时序关键道路上给定起点和终点的界限。

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